来源:《电子设计工程》2017年第12期  作者:龚向东;王佳;张准;王坤;
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基于FPGA的AES算法硬件实现优化及IP核应用

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根据AES算法的特点,从3方面对算法硬件实现进行改进:列混合部分使用查找表代替矩阵变换,降低算法实现的运算复杂度,采用流水线结构优化关键路径-密钥拓展,提升加密速度,利用FPGA定制RAM(BRAM)预存查找表进一步提升加密速度。优化后的AES算法在Virtex-6xc6vlx240T(速度等级-3)FPGA上实现,结果发现,AES算法共占用1 139个Slice,最大频率达到443.99 MHz,通量达到56.83 Gbit/s,效率达到49.89(Mbit/s)/Slice;然后,对AES算法进行接口逻辑声明,将优化后AES算法封装成自定制IP核;最后,采用基于NIOS II的SOPC技术,构建了一个嵌入式AES算法加密系统,实现了数据通信中的高速加密。(本文共计5页)......[继续阅读本文]

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